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SY100S834/L 是专门为低偏斜时钟生成应用而设计的低偏斜 (÷1, ÷2, ÷4) 或 (÷2, ÷4, ÷8) 时钟生成芯片。内部分频器彼此同步, 因此, 公共输出边缘都精确地对齐。该器件可以由差分或单端 ECL 或, 如果使用正电源, PECL 输入信号驱动。此外, 通过 VBB 输出, 可以将正弦源 AC 耦合至器件。如果要使用单端输入, 则应将 VBB 输出连接到 CLK 输入并通过 0.01µF 电容旁路至地。VBB 输出被设计为在单端输入条件下充当 SY100S834/L 输入的开关参考。因此, 此引脚只能源/接入高达 0.5mA 的电流。功能选择 (FSEL) 输入用于确定时钟生成芯片的功能。当 FSEL 输入为低时, SY100S834/L 作为一个除以 2、4 和 8 的时钟生成芯片。但是, 如果 FSEL 输入为高, 则它作为一个除以 1、2 和 4 的时钟生成芯片。这种后一特性将时钟频率提高两倍。公共使能 (EN) 是同步的, 以便内部分频器仅在内部时钟已经处于低电平状态时才能使能/禁用。这避免了当设备使能/禁用时在内部时钟上生成 runt 时钟脉冲的任何机会, 这可能发生在异步控制时。内部时钟的最大频率为 100MHz。

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SY10/100EL16VA-VF are differential receivers. The devices are equivalent to SY10/100EL16 or SY10/ 100EL16V with enhanced capabilities. The QHG, /QHG outputs have a DC gain several times larger than the DC gain of the Q output. The SY10/100EL16VA have an identical pinout to the SY10/100EL16 or SY10/100EL16V. It provides a VBB output for either single-ended application or as a DC bias for AC coupling to the device. The SY10/100EL16VB are very similar to the SY10/ 100EL16VA. The /Q output is provided for feedback purposes. The SY10/100EL16VC provides an /EN input which is synchronized with the data input (D) signal in a way that provides glitchless gating of the QHG and /QHG outputs. When the /EN signal is LOW, the input is passed to the outputs and the data output equals the data input. When the data input is HIGH and the /EN goes HIGH, it will force the QHG LOW and the /QHG HIGH on the next negative transition of the data input. If the data input is LOW when the /EN goes HIGH, the next data transition to a HIGH is ignored and QHG remains LOW and /QHG remains HIGH. The next positive transition of the data input is not passed on to the data outputs under these conditions. The QHG and /QHG outputs remain in their dis- abled state as long as the /EN input is held HIGH. The /EN input has no influence on the /Q output and the data input is passed on (inverted) to this output whether /EN is HIGH or LOW. This configuration is ideal for crystal oscillator applica- tions, where the crystal oscillator provides the clock.

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SY100EL15L是一款低斜率1:4时钟分配IC，专为低斜率时钟分配应用而设计。该设备可以由差分或单端ECL驱动，如果使用正电源，则可以由PECL输入信号驱动。如果要使用单端输入，则VBB输出应连接到CLK输入，并通过0.01µF电容器旁路到地。VBB输出被设计为单端输入条件下EL15的开关参考。因此，该引脚只能源/汲取最多0.5mA的电流。EL15具有多路复用的时钟输入，允许分配较低速的扫描或测试时钟以及高速系统时钟。当SEL引脚为LOW（或左开放并由输入下拉电阻拉低）时，它将选择差分时钟输入。公共使能（EN）是同步的，因此只有在输出已经处于LOW状态时，才会使能/禁用输出。这避免了在异步控制时可能生成的有问题的时钟脉冲。内部触发器在输入时钟的下降沿上锁存，因此所有相关的规格限制都参考于时钟输入的负边沿。当两个差分输入都开放时，CLK输入将被拉低到VEE，CLK输入将偏置于VCC/2。

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SY10/100EL15是一款低偏斜1:4时钟分布芯片，专为低偏斜时钟分布应用而设计。该器件可以由差分或单端ECL或，如果使用正电源，则可以由PECL输入信号驱动。如果要使用单端输入，则应将VBB输出连接到CLK输入，并通过0.01µF电容旁路到VCC。VBB输出被设计为在单端输入条件下作为EL15输入的开关参考，因此此引脚只能提供/消耗高达0.5mA的电流。EL15具有多路复用时钟输入，可用于同时分发较低速度的扫描时钟或测试时钟以及高速系统时钟。当低电平（或未接线并由输入下拉电阻拉低）时，SEL引脚将选择差分时钟输入。公共使能（EN）是同步的，因此只有在它们已经处于低电平状态时，输出才会被使能/禁用。这样可以避免当设备被使能/禁用时产生跑步时钟脉冲，这可能会发生在异步控制时。内部触发器在输入时钟的下降沿上被时钟，因此所有相关的规格限制都引用了时钟输入的负沿。

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SY10/100EL12是低阻抗驱动缓冲器，带有两个对的OR/NOR输出，非常适合高驱动应用，如存储器寻址。这些器件与E112器件功能相同，但性能更高。由于传播延迟比E112快得多，因此EL12非常适合那些要求极致AC性能的应用。

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SY10EL11V SY100EL11V 是1:2差分输出缓冲器，具有5V/3.3V供电选项，265ps传播延迟，5ps输出之间的偏差，高带宽输出转换，内部75KΩ输入下拉电阻，可替代SY10/100EL11，改进的输出波形特性，8引脚SOIC封装。

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SY100EL1003是用于光传输应用中驱动半导体激光二极管的高速电流源。它具有高达1.25Gbps的操作速度和75mA的峰值驱动电流。该器件采用差分输入引脚来接收数据，具有单独的调制控制和输出使能引脚，以确保激光的安全性。它还具有单一电源供应，并可在16引脚SOIC封装中获得。

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SY10/100EL05是2输入差分AND/NAND门，功能等同于E404器件，具有更高性能，传播延迟和输出转换时间比E404快得多，非常适合需要极致AC性能的应用。由于负2输入NAND等效于具有反向输入的2输入OR功能，因此该器件的差分输入和输出使EL05也可以用作2输入差分OR/NOR门。差分输入采用钳位电路，因此在断开状态(拉到VEE)下，与AND门的输入为高。这样，如果一个输入组断开，则门将对另一输入保持活动状态。

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SY10/100EL04是2输入AND/NAND门电路，具有240ps的传播延迟，高带宽的输出转换，内部75KΩ输入拉电阻，并且封装为8脚SOIC。

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SY10EL01/100EL01 4 输入或非门，具有 230ps 的传播延迟、高带宽输出转换时间和 75KΩ 输入下拉电阻，适用于要求极致 AC 性能的应用

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SY10/100E457是3位差分2:1多路复用器。完全差分数据路径使器件成为多路复用低偏斜时钟或其他偏斜敏感信号的理想选择。提供了多个VBB引脚，以简化AC耦合输入信号。较高频率的输出为器件提供了>1.0GHz的带宽，以满足最苛刻的系统时钟需求。提供了单独的选择和一个公共选择，使该器件适用于数据路径和随机逻辑应用。

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SY10/100E452是一种5位差分寄存器，具有差分数据输入和输出以及时钟。它具有反相的主复位输入和异步主复位功能，适用于高频应用。

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SY10/100E451是一种6位寄存器，具有单端输出和差分数据和时钟输入，适用于新型高性能ECL系统。可以通过CLK输入的上升沿触发寄存器。在Master Reset (MR)输入上逻辑高电平将所有输出复位为逻辑低电平。VBB输出用作ECL信号的单端接收的参考电压。建议使用0.01µF电容器将VBB与VCC隔离。其他特性包括1100MHz最小切换频率、扩展的-4.2V至-5.5V VEE范围、内部75KΩ输入下拉电阻等。

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SY10/100E446是集成的4位并行到串行数据转换器。该设备设计用于最低1.3Gb/s的NRZ数据速率。芯片生成除以4和除以8的时钟，用于4位转换和两个芯片的8位转换功能。转换序列被选择为将并行数据从D0到D3转换为串行流。提供串行输入以级联两个E446设备进行8位转换应用程序。SYNC输入将异步重置内部时钟电路。该引脚允许用户重置内部时钟转换单元，并选择转换过程的开始。MODE输入用于选择设备的转换模式。

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SY10/100E445是集成的4位串行至并行数据转换器。该设备设计用于以高达2.5Gb/s的NRZ数据速率运行。芯片为4位转换和两个芯片8位转换功能生成除以4和除以8的时钟。选择的转换顺序是将第一个串行位转换为Q0，第二个转换为Q1，依此类推。当该设备与E446并行至串行转换器配合使用时，两个可选择的串行输入可为测试目的提供环回功能。可以使用SYNC输入移位转换的起始位。当异步应用于一段时间内时，将产生一个单脉冲，从而将转换锁定到所选的输入。

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SY10/100E431是3位差分触发器，具有差分时钟、数据输入和数据输出。异步的设置和复位控制是边缘触发的，而不是级别控制的。这允许用户快速设置或复位触发器，然后继续在下一个时钟边缘上进行时钟，而不需要取消设置/复位信号(就像在使用级别控制的设置/复位的情况下一样)。E431还设计有更大的内部摆幅，这是一种旨在最小化穿越阈值区域所花费的时间的方法，从而降低了metastability susceptibility窗口。

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SY100E417是一款五态LVPECL到PECL的翻译器，同时也可作为PECL到LVPECL的翻译器使用。该设备可以接收标准PECL信号并将其翻译为差分的LVPECL输出信号（或反之亦然）。SY100E417还可用作PECL到PECL或LVPECL到LVPECL信号的差分线路接收器。

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SY10/100E416 是 5 位差分线路接收器，具有 2.0GHz 的带宽，可用于缓冲高频振荡器。VBB 引脚可用于 AC 耦合输入信号到设备。该设计在设备内部集成了两级增益，使其成为高带宽放大器应用的理想选择。

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