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MC74AC132/74ACT132 四路双输入 NAND 施密特触发器

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MC74AC126和MC74ACT126是Quad Buffer with 3-State Outputs，支持TTL兼容输入和3态使能输入，最大工作电压为7V，最大输入电流为20mA，最大输出电流为50mA。

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该文件介绍了MC74AC125和MC74ACT125这两款产品的特点和特性。它们是具有TTL兼容输入和输出的四路缓冲器，具有高压电平、低压电平和高阻抗输出。该文件还提供了最大额定值和推荐工作条件。

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MC74AC113/74ACT113是一款高速度独立触发JK双D触发器

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MC74AC112/74ACT112是由两个高速完全独立的过渡时钟JK触发器组成。时钟操作与时钟波形的上升和下降时间无关。JK设计允许将其作为D触发器（参考MC74AC74/74ACT74数据表）通过将J和K输入连接在一起。异步输入：将SD（设置）输入置为低电平将Q设置为高电平，将CD（清除）输入置为低电平将Q设置为低电平清除和设置与时钟无关同时将CD和SD置为低电平会使得Q和Q都为高电平• 输出源/汇24mA • ′ACT112具有TTL兼容输入CP VCC CP1 K1 J1 SD1 Q1 Q1 CD1 CD2 CP2 K2 J2 SD2 CD J Q Q2 SD连接图 Q2 GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 K Q CP SD K Q CD J Q MODE SELECT — 真值表工作模式输入 输出工作模式SD CD J K Q Q设置L H X X H L复位（清除）H L X X L H＊未确定的L L X X H H切换H H h h q q加载“0”（复位）H H l h L H加载“1”（设置）H H h l H L保持H H l l q q H，h = 高电平L，l = 低电平X = 不关心l，h（q）= 小写字母表示在高至低时钟转换前的参考输入（或输出）状态。＊如果SD和CD同时变为高电平，则输出状态不可预测。

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这是一份关于MC74AC11和MC74ACT11产品的文档。这些产品是三输入与门，具有TTL兼容输入和较高的输出源/汇电流能力。它们的工作电压范围为2.0V至6.0V，具有较快的输入上升/下降时间。

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MC74AC10/MC74ACT10是MC74系列的三输入Nand门，输出高电平，输入电平范围为-0.5至VCC+0.5V，输入电流为±20mA，输出电流为±50mA。

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MC74AC109/74ACT109 是两款高速度、完全独立的转换时钟 JK 触发器

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MC74AC08和MC74ACT08是双输入AND逻辑门，输出能力为24mA。MC74ACT08的输入可以兼容TTL逻辑门。

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MC74AC/ACT05是与LS05引脚兼容的设备，输入与标准CMOS输出兼容，通过上拉电阻与TTL输出兼容。输出源/汇电流为24 mA，′ACT05具有TTL兼容输入。

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MC74AC02/MC74ACT02是MC74系列的数字逻辑器件，属于双二输入NOR门，输出电流可达到24mA，可以与TTL电路兼容

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该文档介绍了MC74AC00和MC74ACT00两款四输入与非门的特性。它们具有TTL兼容输入，可输出24mA的电流。其最大额定值为VCC=7V，输入输出电压在-0.5V到VCC+0.5V之间，最大输入电流为±20mA，最大输出沉/源电流为±50mA。

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MC10E/100E196是一款设计用于非常精确的差分ECL输入边缘放置应用的 可编程延迟芯片(PDC)。延迟部分由一组门和逻辑符号所示的线性斜坡延迟调整组成。前两个延迟元件具有经过修改的门，延迟比基本门延迟约为 80 ps 快 1.25 和 1.5 倍。这两个元件为 E196 提供了大约 20 ps 的可数字选择分辨率。所需器件延迟由七个地址输入D[0:6]选择，这些输入由锁存使能 (LEN) 控制的高信号在芯片上锁存。FTUNE 输入采用模拟电压并将其应用于内部线性斜坡，以进一步降低 20 ps 分辨率。FTUNE 输入是区分 E196 和 E195 的关键。提供了第八个锁存输入 D7 用于级联多个 PDC，以增加可编程范围。级联逻辑允许完全控制多个 PDC，只需为每个附加 PDC 向数据总线添加一条单独的线，而无需任何外部门控。

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MC10E/100E195是一款可编程延迟芯片，主要用于时钟去斜和时序调整。它通过可变延迟来提供差分ECL输入转换的延迟。该芯片具有很高的分辨率和频率，能够从数字输入完全选择，以实现非常准确的系统时钟定时。

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该文件是Motorola公司关于MC10E195/D的产品资料。MC10E195/D是一款可编程延迟芯片（PDC），主要设计用于时钟失配和时序调整。它提供了差分ECL输入转换的可变延迟。延迟部分由逻辑符号所示的门链组成。前两个延迟元件具有经过修改的门，可实现大约80ps的基本门延迟的1.25和1.5倍的延迟。这两个元件为E195提供了约20ps的数字可选分辨率。所需的器件延迟由七个地址输入D[0:6]选择，这些输入由锁存使能（LEN）控制上的高信号锁存到芯片上。由于E195的可编程延迟是由纯粹的差分ECL门延迟实现的，该器件将在保持超过600 mV的输出摆幅的同时以高于1.0 GHz的频率运行。因此，E195在非常高的频率下提供了非常精细的分辨率，该分辨率可以完全从数字输入中选择，从而可以实现非常精确的系统时钟定时。提供了第八个锁存输入D7，用于级联多个PDC以增加可编程范围。级联逻辑允许完全控制多个PDC，代价是仅为每个附加PDC添加一条到数据总线的单根线，而无需任何外部门控。

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The MC10E/100E193 is an error detection and correction (EDAC) circuit. Modified Hamming parity codes are generated on an 8-bit word according to the pattern shown in the logic symbol. The P5 output gives the parity of the whole word. The word parity is also provided at the PGEN pin, after Odd/Even parity control and gating with the BPAR input. This output also feeds to a 1-bit shiftable register, for use as part of a scan ring. Used in conjunction with 12-bit parity generators such as the E160, a SECDED (single error correction, double error detection) error system can be designed for a multiple of an 8-bit word.

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MC10E/100E193是一款错误检测和纠正（EDAC）电路。根据逻辑符号中显示的模式，生成8位字的修改汉明奇偶校验码。P5输出给出整个字的奇偶校验。单词奇偶校验也在BPAR输入的奇偶校验控制和门控后的PGEN引脚提供。该输出还馈送到一个1位可移位寄存器，用作扫描环的一部分。与12位奇偶校验生成器（例如E160）结合使用，可以为8位字的倍数设计一个SECDED（单错误纠正，双错误检测）错误系统。

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